智原科技(Faraday Technology)日前于联电40LP制程技术推出UrLib+附加组件库(Library)。UrLib+为一组额外客制的组件库，主要提供与第三方组件库一起搭配使用，进而优化原第三方组件库的绕线结果，取得较佳的PPA(功耗/性能/面积)、监控良率变化、降低频率噪声干扰、强化ESD保护、降低ECO成本，带给客户端更多的附加价值。
基于智原24年的组件库开发与ASIC量产经验，UrLib+能够无缝整合联电40LP平台现有的第三方组件库，以改善绕线结果及量产良率。藉由UrLib+的支持，CPU核心可以在频率树(Clock-tree)上节省约43%的功率。而针对组件库绕线效率，依据电路设计架构或组件取代流程的不同，UrLib+可以协助缩小芯片面积约4%至11%。除了现有的40LP平台，对于其他第三方的组件库或制程技术，智原也支持UrLib+移植服务。
智原科技总经理王国雍表示：「组件库设计为IC设计的基础，在ASIC产品多样化的驱使下，智原对组件库的设计一直有着开创性的想法与做法。在联电的先进制程中，持续改善组件库是我们一贯的目标，相信UrLib+可为IC设计厂商、晶圆厂、以及其他第三方组件库供货商带来三者均赢的成果。
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